intel AN 522 implementerar Bus LVDS Interface i FPGA-enhetsfamiljer som stöds

Bus LVDS (BLVDS) utökar kapaciteten för LVDS punkt-till-punkt-kommunikation till flerpunktskonfiguration. Multipoint BLVDS erbjuder en effektiv lösning för flerpunktsbakplansapplikationer.

BLVDS-implementeringsstöd i Intel FPGA-enheter

Du kan implementera BLVDS-gränssnitt i dessa Intel-enheter med de angivna I/O-standarderna.

Notera:
De programmerbara funktionerna för körstyrka och svänghastighet i dessa enheter gör att du kan anpassa ditt flerpunktssystem för maximal prestanda. För att bestämma den maximala datahastigheten som stöds, utför en simulering eller mätning baserat på din specifika systemkonfiguration och applikation.
BLVDS överview på sidan 4
BLVDS-teknik i Intel-enheter på sidan 6
BLVDS strömförbrukning på sidan 9
BLVDS Design Examppå sidan 10
Prestandaanalys på sidan 17
Dokumentversionshistorik för AN 522: Implementering av Bus LVDS-gränssnitt i Intel FPGA-enhetsfamiljer som stöds på sidan 25
Relaterad information
I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter på sidan 7

BLVDS överview

Typiskt flerpunkts BLVDS-system består av ett antal sändar- och mottagarpar (transceivers) som är anslutna till bussen.
Multipoint BLVDSKonfigurationen i föregående figur ger dubbelriktad halvduplexkommunikation samtidigt som den minimerar sammankopplingstätheten. Vilken sändare/mottagare som helst kan anta rollen som en sändare, med de återstående sändtagarna som mottagare (endast en sändare kan vara aktiv åt gången). Busstrafikkontroll, antingen genom ett protokoll eller hårdvarulösning krävs vanligtvis för att undvika förarkonflikter på bussen. Prestandan hos en multipoint BLVDS påverkas kraftigt av den kapacitiva belastningen och avslutningen på bussen.
Designöverväganden
En bra flerpunktsdesign måste ta hänsyn till den kapacitiva belastningen och avslutningen på bussen för att få bättre signalintegritet. Du kan minimera belastningskapacitansen genom att välja en transceiver med låg stiftkapacitans, kontakt med låg kapacitans och hålla stubblängden kort. En av flerpunkts BLVDS-designövervägandena är den effektiva differentialimpedansen för en fullastad buss, kallad effektiv impedans, och utbredningsfördröjningen genom bussen. Andra flerpunkts BLVDS-designöverväganden inkluderar felsäker förspänning, kontakttyp och stift, PCB-bussspårningslayout och specifikationer för drivrutinskanthastighet.
Effektiv impedans
Den effektiva impedansen beror på bussspårens karakteristiska impedans Zo och kapacitiv belastning på bussen. Kontakterna, stubben på plug-in-kortet, förpackningen och mottagarens ingångskapacitans bidrar alla till kapacitiv belastning, vilket minskar bussens effektiva impedans.
Ekvation 1. Effektiv differentialimpedansekvation
Använd denna ekvation för att approximera den effektiva differentialimpedansen för den laddade bussen (Zeff).Där:

• Zdiff (Ω) ≈ 2 × Zo = bussens differentialkarakteristiska impedans
•  Co (pF/tum) = karakteristisk kapacitans per längdenhet för bussen
• CL (pF) = kapacitans för varje last
•  N = antal laster på bussen
•  H (tum) = d × N = bussens totala längd
•  d (tum) = avståndet mellan varje plug-in kort
•  Cd (pF/tum) = CL/d = fördelad kapacitans per längdenhet över bussen

Ökningen i belastningskapacitans eller närmare avstånd mellan plug-in-korten minskar den effektiva impedansen. För att optimera systemets prestanda är det viktigt att välja en transceiver och anslutning med låg kapacitans. Håll varje mottagares längd mellan kontakten och transceiverns I/O-stift så kort som möjligt.
Normaliserad effektiv impedans kontra Cd/Co
Denna figur visar effekterna av distribuerad kapacitans på normaliserad effektiv impedans.Avslutning krävs i vardera änden av bussen, medan data flyter i båda riktningarna. För att minska reflektion och ringsignaler på bussen måste du matcha termineringsmotståndet till den effektiva impedansen. För ett system med Cd/Co = 3 är den effektiva impedansen 0.5 gånger Zdiff. Med dubbla avslutningar på bussen ser föraren en ekvivalent belastning på 0.25 gånger Zdiff; och reducerar därmed signalsvängningen och differentialbrusmarginalen över mottagaringångarna (om standard LVDS-drivrutin används). BLVDS-drivrutinen åtgärdar detta problem genom att öka drivströmmen för att uppnå liknande volymtage sväng vid mottagarens ingångar.
Utbredningsfördröjning
Utbredningsfördröjningen (tPD = Zo × Co) är tidsfördröjningen genom transmissionsledningen per längdenhet. Det beror på den karakteristiska impedansen och karakteristiken
bussens kapacitans.
Effektiv förökningsfördröjning
För en laddad buss kan du beräkna den effektiva utbredningsfördröjningen med denna ekvation. Du kan beräkna tiden för signalen att fortplanta sig från drivrutin A till mottagare B som tPDEFF × längden på linjen mellan drivenhet A och mottagare B.

BLVDS-teknik i Intel-enheter

I Intel-enheter som stöds stöds BLVDS-gränssnittet i alla rader eller kolumner I/banker som drivs av en VCCIO på 1.8 V (Intel Arria 10 och Intel Cyclone 10 GX-enheter) eller 2.5 V (andra stödda enheter). I dessa I/O-banker stöds gränssnittet på de differentiella I/O-stiften men inte på de dedikerade klockingången eller klockutgångsstiften. I Intel Arria 10 och Intel Cyclone 10 GX-enheter stöds dock BLVDS-gränssnittet på dedikerade klockstift som används som allmänna I/O.

•  BLVDS-sändaren använder två ensidiga utgångsbuffertar med den andra utgångsbufferten programmerad som inverterad.
•  BLVDS-mottagaren använder en dedikerad LVDS-ingångsbuffert.

BLVDS I/O-buffertar i de enheter som stödsAnvänd olika in- eller utgångsbuffertar beroende på applikationstyp:

• Multidrop-applikation – använd ingångs- eller utgångsbufferten beroende på om enheten är avsedd för drivrutin eller mottagare.
• Flerpunktsapplikation – utgångsbufferten och ingångsbufferten delar samma I/O-stift. Du behöver en utgångsaktiveringssignal (oe) för att tri-stata LVDS-utgångsbufferten när den inte sänder signaler.
•  Aktivera inte on-chip serieterminering (RS OCT) för utgångsbufferten.
• Använd externa motstånd vid utgångsbuffertarna för att ge impedansmatchning till stubben på plug-in-kortet.
• Aktivera inte on-chip differentialterminering (RD OCT) för differentialingångsbufferten eftersom busstermineringen vanligtvis implementeras med hjälp av externa avslutningsmotstånd i båda ändar av bussen.

I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter
Du kan implementera BLVDS-gränssnittet med hjälp av relevanta I/O-standarder och aktuella styrkekrav för de Intel-enheter som stöds.
I/O-standard och funktioner Stöd för BLVDS-gränssnittet i Intel-enheter som stöds

1.  DIFFIO_TX-stift stöder inte äkta LVDS-differentialmottagare.

För mer information, se respektive enhetsdokumentation som listas i avsnittet med relaterad information:

• För information om pintilldelningar, se enhetens pin-out files.
• För I/O-standardfunktioner, se kapitlet I/O i enhetshandboken.
•  För de elektriska specifikationerna, se enhetens datablad eller dokumentet DC och kopplingsegenskaper.

Relaterad information

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III-enhet Pin-Out Files
•  Pin-Out för Intel Arria 10-enhet Files
•  Arria V Device Pin-Out Files
•  Arria II GX-enhet Pin-Out Files
• Pin-Out för Intel Cyclone 10 GX-enhet Files
• Pin-Out för Intel Cyclone 10 LP-enhet Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Pin-Out för Intel MAX 10-enhet Files
• Intel Stratix 10 General Purpose I/O användarhandbok
•  I/O-funktioner i Stratix V-enheter
•  I/O-funktioner i Stratix IV-enhet
•  Stratix III Device I/O-funktioner
• I/O-funktioner i Stratix V-enheter
•  I/O-funktioner i Stratix IV-enhet
•  Stratix III Device I/O-funktioner
•  I/O och höghastighets-I/O i Intel Arria 10-enheter
•  I/O-funktioner i Arria V-enheter
• I/O-funktioner i Arria II-enheter
•  I/O och High Speed ​​I/O i Intel Cyclone 10 GX-enheter
•  I/O och High Speed ​​I/O i Intel Cyclone 10 LP-enheter
• I/O-funktioner i Cyclone V-enheter
• I/O-funktioner i Cyclone IV-enheter
•  I/O-funktioner i Cyclone III-enhetsfamiljen
• Intel MAX 10 Allmänt I/O användarhandbok
•  Intel Stratix 10-enhetsdatablad
• Datablad för Stratix V Device
•  DC- och omkopplingsegenskaper för Stratix IV-enheter
•  Stratix III-enhetsdatablad: DC- och switchegenskaper
•  Intel Arria 10-enhetsdatablad
•  Arria V Device Datablad
• Enhetsdatablad för Arria II-enheter
• Intel Cyclone 10 GX-enhetsdatablad
•  Datablad för Intel Cyclone 10 LP Device
•  Datablad för Cyclone V Device
•  Datablad för Cyclone IV Device
• Datablad för Cyclone III Device
• Intel MAX 10-enhetsdatablad

BLVDS strömförbrukning

• Innan du implementerar din design i enheten, använd den Excel-baserade EPE för den enhet du använder för att få en uppskattad storlek på BLVDS I/O-strömförbrukningen.
•  För ingångs- och dubbelriktade stift är BLVDS-ingångsbufferten alltid aktiverad. BLVDS-ingångsbufferten förbrukar ström om det finns kopplingsaktivitet på bussen (exampandra transceivrar sänder och tar emot data, men Cyclone III-enheten är inte den avsedda mottagaren).
•  Om du använder BLVDS som en ingångsbuffert i multidrop eller som en dubbelriktad buffert i flerpunktsapplikationer, rekommenderar Intel att du anger en växlingshastighet som inkluderar alla aktiviteter på bussen, inte bara aktiviteter som är avsedda för Intel-enhetens BLVDS ingångsbuffert.

Example för BLVDS I/O-datainmatning i EPE
Denna figur visar BLVDS I/O-ingången i Cyclone III EPE. För I/O-standarder att välja i EPE för andra Intel-enheter som stöds, se den relaterade informationen.Intel rekommenderar att du använder Intel Quartus Prime Power Analyzer Tool för att utföra en noggrann BLVDS I/O-effektanalys efter att du har slutfört din design. Power Analyzer Tool uppskattar effekt baserat på detaljerna i designen efter att plats-och-rutt är klar. Power Analyzer Tool tillämpar en kombination av användarinmatade, simuleringshärledda och uppskattade signalaktiviteter som, i kombination med de detaljerade kretsmodellerna, ger mycket exakta effektuppskattningar.
Relaterad information

• Kapitlet Power Analysis, Handbook för Intel Quartus Prime Pro Edition
  Ger mer information om Intel Quartus Prime Pro Edition Power Analyzer-verktyget för enhetsfamiljerna Intel Stratix 10, Intel Arria 10 och Intel Cyclone 10 GX.
• Kapitlet Power Analysis, Intel Quartus Prime Standard Edition Handbook
  Ger mer information om Intel Quartus Prime Standard Edition Power Analyzer-verktyget för Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III och Intel MAX 10 enhetsfamiljer.
• Sidan Early Power Estimators (EPE) och Power Analyzer
  Ger mer information om EPE och Intel Quartus Prime Power Analyzer-verktyget.
• Implementera Bus LVDS Interface i Intel FPGA-enhetsfamiljer som stöds på sidan 3
  Listar de I/O-standarder som ska väljas i EPE för att uppskatta BLVDS-strömförbrukningen.

BLVDS Design Example
Designen exampDen visar hur du instansierar BLVDS I/O-bufferten i de enheter som stöds med relevanta I/O-IP-kärnor (GPIO) i Intel Quartus Prime-programvaran.

•  Intel Stratix 10, Intel Arria 10 och Intel Cyclone 10 GX-enheter – använd GPIO Intel FPGA IP-kärnan.
•  Intel MAX 10-enheter – använd GPIO Lite Intel FPGA IP-kärna.
•  Alla andra enheter som stöds – använd ALTIOBUF IP-kärnan.

Du kan ladda ner designen example från länken i relaterad information. För BLVDS I/O-buffertinstansen rekommenderar Intel följande artiklar:

•  Implementera GPIO IP-kärnan i dubbelriktat läge med differentialläget påslaget.
•  Tilldela I/O-standarden till de dubbelriktade stiften:
•  BLVDS—Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- och Intel MAX 10-enheter.
•  Differential SSTL-2 Klass I eller Klass II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II och Cyclone V-enheter.
• Differential SSTL-18 Klass I eller Klass II—Intel Stratix 10, Intel Arria 10 och Intel Cyclone 10 GX-enheter.

Användning av in- eller utgångsbuffertar under skriv- och läsoperationer

• Oe-porten tar emot oe-signalen från enhetens kärna för att aktivera eller inaktivera de ensidiga utgångsbuffertarna.
•  Håll oe-signalen låg för att tri-state utgångsbuffertar under läsdrift.
•  OCH-grindens funktion är att stoppa den sända signalen från att gå tillbaka in i enhetens kärna. Den differentiella ingångsbufferten är alltid aktiverad.

Relaterad information

•  Användarhandbok för I/O-buffert (ALTIOBUF) IP Core
•  Användarhandbok för GPIO IP Core
•  Implementeringsguider för Intel MAX 10 I/O
• Introduktion till Intel FPGA IP-kärnor
• Design Examples för AN 522

Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.
Design Example Riktlinjer för Intel Stratix 10-enheter
Dessa steg är endast tillämpliga på Intel Stratix 10-enheter. Se till att du använder GPIO Intel FPGA IP-kärnan.

1. Skapa en GPIO Intel FPGA IP-kärna som kan stödja en dubbelriktad in- och utgångsbuffert:
   • a. Instantiera GPIO Intel FPGA IP-kärnan.
   • b. I Datariktning väljer du Bidir.
   • c. I Data width anger du 1.
   • d. Slå på Använd differentialbuffert.
   • e. I registreringsläge, välj ingen.
2. Anslut modulerna och in- och utgångsportarna som visas i följande figur:
   In- och utgångsportar Anslutning Example för Intel Stratix 10-enheter
3. I Assignment Editor, tilldela relevant I/O-standard som visas i följande figur. Du kan också ställa in alternativen för nuvarande styrka och svänghastighet. Annars antar Intel Quartus Prime-programvaran standardinställningarna.
   BLVDS I/O-tilldelning i Intel Quartus Prime Assignment Editor för Intel Stratix 10-enheter
4. Kompilera och utför funktionssimulering med programvaran ModelSim* – Intel FPGA Edition.

Relaterad information

• ModelSim – Intel FPGA Edition-programvarustöd
  Ger mer information om programvaran ModelSim – Intel FPGA Edition och innehåller olika länkar till ämnen som installation, användning och felsökning.
• I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter på sidan 7
  Listar stift och I/O-standarder som du kan tilldela manuellt i de Intel FPGA-enheter som stöds för BLVDS-applikationer.
• Design Examples för AN 522
  Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.

Design Example Riktlinjer för Intel Arria 10-enheter
Dessa steg är endast tillämpliga på Intel Arria 10-enheter som använder Intel Quartus Prime Standard Edition. Se till att du använder GPIO Intel FPGA IP-kärnan.

1. Öppna StratixV_blvds.qar file för att importera Stratix V-designen exampin i programvaran Intel Quartus Prime Standard Edition.
2. Migrera designen example för att använda GPIO Intel FPGA IP-kärnan:
   • a. På menyn väljer du Projekt ➤ Uppgradera IP-komponenter.
   • b. Dubbelklicka på "ALIOBUF"-entiteten.
     MegaWizard Plug-In Manager-fönstret för ALTIOBUF IP-kärnan visas.
   • c. Stäng av Matcha projekt/standard.
   • d. I den för närvarande valda enhetsfamiljen väljer du Arria 10.
   • e. Klicka på Slutför och sedan på Slutför igen.
   • f. Klicka på OK i dialogrutan som visas.
     Programvaran Intel Quartus Prime Pro Edition utför migreringsprocessen och visar sedan GPIO IP-parameterredigeraren.
3. Konfigurera GPIO Intel FPGA IP-kärnan för att stödja en dubbelriktad in- och utgångsbuffert:
   • a. I Datariktning väljer du Bidir.
   • b. I Data width anger du 1.
   • c. Slå på Använd differentialbuffert.
   • d. Klicka på Slutför och generera IP-kärnan.
4. Anslut modulerna och in- och utgångsportarna som visas i följande figur:
   In- och utgångsportar Anslutning Example för Intel Arria 10-enheter
5. I Assignment Editor, tilldela relevant I/O-standard som visas i följande figur. Du kan också ställa in alternativen för nuvarande styrka och svänghastighet. Annars antar programvaran Intel Quartus Prime Standard Edition standardinställningarna för Intel Arria 10-enheter – Differential SSTL-18 Class I eller Class II I/O standard.
   BLVDS I/O-tilldelning i Intel Quartus Prime Assignment Editor för Intel Arria 10-enheterNotera:
   För Intel Arria 10-enheter kan du manuellt tilldela både p- och n-stiftsplatserna för LVDS-stift med Assignment Editor.
6. Kompilera och utför funktionssimulering med programvaran ModelSim – Intel FPGA Edition.

Relaterad information

• ModelSim – Intel FPGA Edition-programvarustöd
  Ger mer information om programvaran ModelSim – Intel FPGA Edition och innehåller olika länkar till ämnen som installation, användning och felsökning.
• I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter på sidan 7
  Listar stift och I/O-standarder som du kan tilldela manuellt i de Intel FPGA-enheter som stöds för BLVDS-applikationer.
• Design Examples för AN 522
  Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.

Design Example Riktlinjer för Intel MAX 10-enheter
Dessa steg är endast tillämpliga på Intel MAX 10-enheter. Se till att du använder GPIO Lite Intel FPGA IP-kärna.

1. Skapa en GPIO Lite Intel FPGA IP-kärna som kan stödja en dubbelriktad in- och utgångsbuffert:
   • a. Instantiera GPIO Lite Intel FPGA IP-kärnan.
   • b. I Datariktning väljer du Bidir.
   • c. I Data width anger du 1.
   • d. Slå på Använd pseudo-differentialbuffert.
   • e. I registreringsläge, välj Förbikoppla.
2. Anslut modulerna och in- och utgångsportarna som visas i följande figur:
    In- och utgångsportar Anslutning Example för Intel MAX 10-enheter
3. I Assignment Editor, tilldela relevant I/O-standard som visas i följande figur. Du kan också ställa in alternativen för nuvarande styrka och svänghastighet. Annars antar Intel Quartus Prime-programvaran standardinställningarna.
   BLVDS I/O-tilldelning i Intel Quartus Prime Assignment Editor för Intel MAX 10-enheter
4. Kompilera och utför funktionssimulering med programvaran ModelSim – Intel FPGA Edition.

Relaterad information

• ModelSim – Intel FPGA Edition-programvarustöd
  Ger mer information om programvaran ModelSim – Intel FPGA Edition och innehåller olika länkar till ämnen som installation, användning och felsökning.
• I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter på sidan 7
  Listar stift och I/O-standarder som du kan tilldela manuellt i de Intel FPGA-enheter som stöds för BLVDS-applikationer.
• Design Examples för AN 522
  Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.

Design ExampRiktlinjer för alla enheter som stöds förutom Intel Arria 10, Intel Cyclone 10 GX och Intel MAX 10

Dessa steg är tillämpliga på alla enheter som stöds förutom Intel Arria 10, Intel Cyclone 10 GX och Intel MAX 10. Se till att du använder ALTIOBUF IP-kärnan.

1.  Skapa en ALTIOBUF IP-kärna som kan stödja en dubbelriktad in- och utmatningsbuffert:
   • a. Instantiera ALTIOBUF IP-kärnan.
   • b. Konfigurera modulen som en dubbelriktad buffert.
   • c. I Vad är antalet buffertar som ska instansieras anger du 1.
   • d. Slå på Använd differentialläge.
2. Anslut modulerna och in- och utgångsportarna som visas i följande figur:
    In- och utgångsportar Anslutning Example för alla enheter som stöds utom Intel Arria 10, Intel Cyclone 10 GX och Intel MAX 10-enheter
3. I Assignment Editor, tilldela relevant I/O-standard som visas i följande figur enligt din enhet. Du kan också ställa in alternativen för nuvarande styrka och svänghastighet. Annars antar Intel Quartus Prime-programvaran standardinställningarna.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- och Cyclone III LS-enheter – BLVDS I/O-standard till de dubbelriktade p- och n-stiften som visas i följande figur.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- och Cyclone V-enheter—Differential SSTL-2 Class I eller Class II I/O-standard.
     BLVDS I/O Assignment i Intel Quartus Prime Assignment EditorNotera: Du kan manuellt tilldela både p- och n-stiftsplatserna för varje enhet som stöds med Assignment Editor. För de enheter som stöds och stiften som du kan tilldela manuellt, se relaterad information.
4. Kompilera och utför funktionssimulering med programvaran ModelSim – Intel FPGA Edition.

Exampdel av resultat för funktionssimulering
När oe-signalen bekräftas är BLVDS i skrivdriftsläge. När oe-signalen avaktiveras är BLVDS i läsläge.Notera:
För simulering med Verilog HDL kan du använda blvds_tb.v testbänk, som ingår i respektive design ex.ample.
Relaterad information

• ModelSim – Intel FPGA Edition-programvarustöd
  Ger mer information om programvaran ModelSim – Intel FPGA Edition och innehåller olika länkar till ämnen som installation, användning och felsökning.
• I/O-standarder för BLVDS-gränssnitt i Intel FPGA-enheter på sidan 7
  Listar stift och I/O-standarder som du kan tilldela manuellt i de Intel FPGA-enheter som stöds för BLVDS-applikationer.
• Design Examples för AN 522
  Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.

Prestandaanalys

Multipoint BLVDS-prestandaanalysen visar effekten av bussavslutning, lastning, förar- och mottagarekarakteristika och mottagarens placering från föraren på systemet. Du kan använda den medföljande BLVDS-designen examples för att analysera prestandan för en flerpunktsapplikation:

•  Cyclone III BLVDS design example—denna design example är tillämplig på alla enhetsserier som stöds av Stratix, Arria och Cyclone. För Intel Arria 10 eller Intel Cyclone 10 GX enhetsfamiljen måste du migrera designen ex.ampskicka till respektive enhetsfamilj först innan du kan använda den.
• Intel MAX 10 BLVDS design example—denna design example är tillämplig på Intel MAX 10-enhetsfamiljen.
• Intel Stratix 10 BLVDS design example—denna design exampLe är tillämplig på Intel Stratix 10-enhetsfamiljen.

Notera:
Prestandaanalysen av en multipoint BLVDS i detta avsnitt är baserad på Cyclone III BLVDS in-/utgångsbuffertinformationsspecifikation (IBIS) modellsimulering i HyperLynx*.
Intel rekommenderar att du använder dessa Intel IBIS-modeller för simulering:

• Stratix III-, Stratix IV- och Stratix V-enheter – enhetsspecifik Differential SSTL-2 IBIS-modell
• Intel Stratix 10, Intel Arria 10(2) och Intel Cyclone 10 GX-enheter:
  •  Utdatabuffert—Differential SSTL-18 IBIS-modell
  • Ingångsbuffert—LVDS IBIS-modell

Relaterad information

• Intel FPGA IBIS modellsida
  Ger nedladdningar av Intel FPGA-enhetsmodeller.
•  Design Examples för AN 522
  Tillhandahåller Intel Quartus Prime-design exampfiler som används i denna applikationsanmärkning.

Systeminställningar

 Multipoint BLVDS med Cyclone III BLVDS-sändare
Den här figuren visar schemat för en flerpunktstopologi med tio Cyclone III BLVDS-sändtagare (benämnd U1 till U10).Bussöverföringsledningen antas ha följande egenskaper:

•  En remsa
•  Karakteristisk impedans på 50 Ω
• Karakteristisk kapacitans på 3.6 pF per tum
•  Längd 10 tum
• Intel Arria 10 IBIS-modellerna är preliminära och är inte tillgängliga på Intel IBIS-modellen web sida. Om du behöver dessa preliminära Intel Arria 10 IBIS-modeller, kontakta Intel.
• Buss differentialkarakteristisk impedans på cirka 100 Ω
•  Avstånd mellan varje transceiver på 1 tum
• Buss avslutad i båda ändar med termineringsmotstånd RT

• Standard drivstyrka på 12 mA
• Inställningar för långsam hastighet som standard
• Stiftkapacitans för varje transceiver på 6 pF
•  Stubben på varje BLVDS-transceiver är en 1-tums mikrostrip med en karakteristisk impedans på 50 Ω och en karakteristisk kapacitans på 3 pF per tum
•  Kapacitansen för anslutningen (kontaktdon, pad och via i PCB) för varje transceiver till bussen antas vara 2 pF
• Den totala kapacitansen för varje belastning är ungefär 11 pF

För 1-tums lastavstånd är den fördelade kapacitansen lika med 11 pF per tum. För att minska reflektion som orsakas av stubbarna, och även för att dämpa signalerna som kommer ut ur
drivrutinen, ett impedansmatchande 50 Ω-motstånd RS placeras vid utgången av varje transceiver.

Bussavslutning
Den effektiva impedansen för den fullastade bussen är 52 Ω om du ersätter busskarakteristiska kapacitansen och den fördelade kapacitansen per längdenhet av installationen i den effektiva differentialimpedansekvationen. För optimal signalintegritet måste du matcha RT till 52 Ω. Följande figurer visar effekterna av matchad-, under- och överterminering på differentialvågformen (VID) vid mottagarens ingångsstift. Datahastigheten är 100 Mbps. I dessa figurer resulterar underterminering (RT = 25 Ω) i reflektioner och signifikant minskning av brusmarginalen. I vissa fall bryter underterminering till och med mot mottagartröskeln (VTH = ±100 mV). När RT ändras till 50 Ω finns det en betydande brusmarginal med avseende på VTH och reflektionen är försumbar.

Effekt av bussterminering (förare i U1, mottagare i U2)
I denna figur fungerar U1 som sändare och U2 till U10 är mottagare.

Effekt av bussterminering (förare i U1, mottagare i U10)
I denna figur fungerar U1 som sändare och U2 till U10 är mottagare.

Effekt av bussterminering (förare i U5, mottagare i U6)
I denna figur är U5 sändaren och resten är mottagare.

Effekt av bussterminering (förare i U5, mottagare i U10)
I denna figur är U5 sändaren och resten är mottagare.Den relativa positionen för föraren och mottagaren på bussen påverkar också den mottagna signalkvaliteten. Den närmaste mottagaren till föraren upplever den värsta transmissionslinjeeffekten eftersom på denna plats är kanthastigheten den snabbaste. Detta förvärras när föraren befinner sig mitt i bussen.
Till exempelample, jämför Figur 16 på sidan 20 och Figur 18 på sidan 21. VID vid mottagare U6 (förare vid U5) visar större ringsignal än den vid mottagare U2 (förare vid U1). Å andra sidan bromsas kanthastigheten när mottagaren är placerad längre bort från föraren. Den största stigtiden som registrerats är 1.14 ns med föraren placerad i ena änden av bussen (U1) och mottagaren i den andra änden (U10).

Stubbens längd
Längre stubblängd ökar inte bara flygtiden från föraren till mottagaren, utan resulterar också i en större belastningskapacitans, vilket orsakar större reflektion.

Effekt av att öka stubblängden (förare i U1, mottagare i U10)
Denna siffra jämför VID vid U10 när stubblängden ökas från en tum till två tum och föraren är vid U1.

Stubb uppsägning
Du måste matcha förarimpedansen med den karakteristiska impedansen. Att placera ett serietermineringsmotstånd RS vid drivenhetens utgång minskar avsevärt den negativa transmissionslinjeeffekten som orsakas av långa stubbar och snabba flankhastigheter. Dessutom kan RS ändras för att dämpa VID för att möta mottagarens specifikation.

Effekt av stubbavslutning (förare i U1, mottagare i U2 och U10)
Denna figur jämför VID vid U2 och U10 när U1 sänder.

Förarens dödhastighet
En snabb svänghastighet hjälper till att förbättra stigtiden, särskilt vid mottagaren längst bort från föraren. En snabbare svänghastighet förstärker dock också ringsignalen på grund av reflektion.

Effekt av Driver Edge Rate (förare i U1, mottagare i U2 och U10)
Denna figur visar effekten av förarens svänghastighet. En jämförelse görs mellan den långsamma och snabba svänghastigheten med en drivstyrka på 12 mA. Föraren är vid U1 och differentialvågformerna vid U2 och U10 undersöks.

Övergripande systemprestanda

Den högsta datahastigheten som stöds av en multipoint BLVDS bestäms genom att titta på ögondiagrammet för den mottagare som ligger längst bort från en förare. På denna plats har den sända signalen den långsammaste kanthastigheten och påverkar ögonöppningen. Även om kvaliteten på den mottagna signalen och brusmarginalmålet beror på applikationerna, desto bredare ögonöppning desto bättre. Men du måste också kontrollera mottagaren närmast föraren, eftersom överföringsledningseffekterna tenderar att bli värre om mottagaren är placerad närmare föraren.
Figur 23. Ögondiagram vid 400 Mbps (drivrutin i U1, mottagare i U2 och U10)
Denna figur illustrerar ögondiagrammen vid U2 (röd kurva) och U10 (blå kurva) för en datahastighet på 400 Mbps. Slumpmässigt jitter med 1 % enhetsintervall antas i simuleringen. Föraren är på U1 med standardinställningar för strömstyrka och svänghastighet. Bussen är fullastad med optimal RT = 50 Ω. Den minsta ögonöppningen är vid U10, som är längst bort från U1. Ögonhöjden sampled vid 0.5 enhetsintervallet är 692 mV och 543 mV för U2 respektive U10. Det finns en betydande brusmarginal med avseende på VTH = ±100 mV för båda fallen.

Dokumentrevisionshistorik för AN 522: Implementering av Bus LVDS-gränssnitt i Intel FPGA-enhetsfamiljer som stöds

Dokument/resurser

intel AN 522 implementerar Bus LVDS Interface i FPGA-enhetsfamiljer som stöds [pdf] Användarhandbok AN 522 Implementering av Bus LVDS-gränssnitt i FPGA-enhetsfamiljer som stöds, AN 522, Implementering av Bus LVDS-gränssnitt i FPGA-enhetsfamiljer som stöds, Gränssnitt i FPGA-enhetsfamiljer som stöds, FPGA-enhetsfamiljer

Referenser

• Användarmanual